2026년 4월 23일 · Unknown · financial · 출처 Yahoo Finance
확대된 파트너십, TSMC의 N3, N2, A16 및 A14 공정 노드에서 Cadence의 'AI를 위한 설계(Design for AI)' 및 '설계를 위한 AI(AI for Design)' 전략 구현 가능
에이전트 AI를 통합해 목표 기반 PPA(성능·전력·면적), 신뢰성 및 생산성 최적화를 가능케 하는 '에이전트 대응(agent-ready)' 디지털·아날로그 플로우 개발. Cadence의 TSMC 인증 디지털, 커스텀/아날로그, 3D-IC 및 사인오프 플랫폼은 설계 반복과 테이프아웃 시간을 단축. TSMC 3나노 및 2나노 기술 기반 설계에 대한 강력한 고객 추세는 양사 협력의 광범위한 시장 영향력 입증.
**캘리포니아주 산호세, 2026년 4월 22일** --(BUSINESS WIRE)-- **Cadence**(나스닥: CDNS)는 AI 주도 반도체 혁신 가속화를 위해 TSMC와의 오랜 관계를 확대한다고 오늘 발표했습니다. 이번 확대된 협력을 통해 TSMC의 N3, N2, A16™ 및 A14 공정 기술 기반 최첨단 AI 반도체를 위한 IP, 사인오프 대비 완전한 엔드투엔드 설계 인프라, 그리고 고급 인증 플로우를 제공할 예정입니다. 양사의 강화된 작업은 DTCO 중심의 고급 AI 및 HPC 설계에 있어 고객사의 설계 반복을 줄이고 상관 관계를 개선하는 데 도움을 줌으로써, 더 큰 확신을 가지고 실리콘 출시 시간을 앞당길 것입니다. 많은 선도 및 주류 기업들이 TSMC의 3나노 또는 2나노 기술을 기반으로 적극적으로 설계를 진행 중인 고객 추세는 이 협력의 영향력을 뒷받침합니다.
Cadence의 시니어 부사장 겸 총괄 매니저인 **텐 친치(Chin-Chi Teng)** 는 "고급 노드에서의 AI 반도체 혁신은 전체 설계 주기를 아우르고 SoC에서 칠렛 및 3D-IC 아키텍처로 확장 가능한 사인오프 대비 접근법을 요구합니다"라고 말하며, "TSMC와의 협력을 통해 우리는 인증 플로우와 실리콘 검증 IP를 결합하고, 복잡성이 계속 증가하는 가운데 엔지니어의 생산성 향상을 돕는 에이전트 대응 기반을 구축함으로써 'AI를 위한 설계' 및 '설계를 위한 AI' 전략을 발전시키고 있습니다"라고 덧붙였습니다.
TSMC의 부사장 겸 설계인프라관리사업부문 책임자인 **아빅 사르카르(Aveek Sarkar)** 는 "AI 컴퓨팅 워크로드의 증가하는 수요와 설계 주기의 단축은 고급 에너지 효율 실리콘 기술, 간소화된 설계 플로우, 그리고 실리콘 검증 IP를 필요로 합니다"라고 말했습니다.